【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #20
雑誌の付録にも付くようになり、その名を良く知られるようになりました。
20年も前からやっている超ベテランも、こないだから始めたビギナーも、
仲良く情報交換しましょう。
FPGAを使って300円液晶に絵を出したとか、昔ながらのゲームを作ったとか
ネギを振らせたとか、例の楽器を作ったとかの製作談もお待ちしてます。
その他、FPGA関係の話題なら、何～んでもどうぞ。
雑談も歓迎です。ハメを外さない範囲でご自由にどうぞ。
さあ君も レッツ F・P・G・A !!
Xilinx http://japan.xilinx.com/
ALTERA http://www.altera.co.jp/
Lattice http://www.latticesemi.co.jp/products/cpldspld/index.cfm?source=topnav
Actel http://www.actel.com/intl/japan/
■前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 19
http://uni.2ch.sc/test/read.cgi/denki/1371591260/
スレタイで検索しましょう。
・ログ速 ttp://www.logsoku.com/
・2chビューアーD ttp://2ch.viewerd.com/
・unkar ttp://unkar.org/r/denki/
他にもあると思う
以上、テンプレらしきもの。
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_/::o･ｧ
∈ﾐ;;∧,ﾉ∧ ,,,,, ,,,,,
( ´･ω･) ,,,,(o･e･),(｡･e･),, 新スレです
/ヽ○==(｡･e･)(｡･e･)(o･e･) 仲良くつかってね。
/ ||＿彡,,, ﾉ彡,,, ﾉ彡,,, ﾉ
し'￣(_)）￣￣￣(_)）￣(_)） ｶﾞﾗｶﾞﾗ
乙
評価変数が使えたり、階層の帰納定義ができたり、
"else generate"文が使えたり、２次元の入力ができたりで
VHDLが使えなかった時にはよく使いこなしたものだった。
AHDLでスケーラブルなランクフィルタ作ったことがあるけど、
暇があったらVHDLで書き直してみたい。
HDLという上から下への1次元に書き表さないといけない。
書いてて、イラッとすることがある。
上から見ていって、「おっと、これは関係ないから飛ばして・・・・」と
学校とか用と感じたけど、使ってんのかな？
なんかfreeのがあるんだねw 知らなかった
6はサミットデザインのこと
禿同!
だが、magicに戻るか?って言うと…
まだ使ってるところあるのか？
よな。
条件によってはセレクタでも構わないだろ
最小パルス幅を保証したけりゃ適当に回路組め
> HDLという上から下への1次元に
そうか? 俺は左から右に信号が流れているイメージだが?
上から下って、ソフト出身?
新人の頃はそれで十分書けた、
いまや努力目標でしかない。
if分岐で、左右横並びにしたいのを、
縦に表現しなければならないところでしょ
右にセレクタが居るのが見えるだろ?
見えないの?
ライブラリにあるクロック用MUXをインスタンス化すれば？
アルテラ調べてみたが見当たらん。名前はなんてやつだろ？
省電力とか、通信とかクロック切り替える必要があるからかなり用途は
あるよな。
いままで外部に引き出して外部のMUXで切り替えしてたんだが、、、
ttp://www.altera.com/literature/ug/ug_altclock.pdf
http://www.altera.co.jp/devices/fpga/stratix-fpgas/stratix10/stx10-index.jsp
ひとつのデバイスに実装できるヘテロジニアス・コンピューティング時代の汎用プラットフォームの確立を目指す
(´・ω・｀)ヮォ
例えばverilogで書くと
always @(posedge CLK or negedge CLK)
みたいなことなんですが。↑だとエラー出ますよね。
ＦＰＧＡでは構造的に不可能なんでしょうか。
↑は、FPGAに限った事ではなく基本手的にエラーだよ。
単に信号の両方エッヂ検知なら、他に方法は幾らでもある。
これ、デコーダ書く時便利だな
しばらく知らなかったんで、抜けが無いよう一生懸命センシビリティリストに書いてた。
ただし、自分はツールの能力を正確に把握してないので、もしやるならPLLで逓倍したクロックの立ち上がりだけ使って代用する。
信号ならあるけど、クロックでさ。
危ないってばっちゃが言ってた
>普通にあるけどな。その方が性能出るし。
FPGAのClockの上げ下げ両方で動作するHDLを書くのか?
外部へのクロックが上げ下げでも、FPGAはその倍の周波数の上げで動いてるのではなくて?
Coolrunner2とかクロック上げ下げで動くFF持ってるPLDが無いって訳ではないので
物による、でFA
always @(posedge CLK) と always @(negedge CLK)
を２つ作って出力信号をCLKを使ってMUXしてやる
DDRの基本手法だけど、同期設計と同じ合成方法で出来るわけじゃないから注意
always @(posedge CLK)とalways @(negedge CLK)が同じverilogファイル内に存在するとエラー出ますね。
認識はただしい。多分同期設計と同じ手順でやったんだろう
同期設計と非同期設計の違いくらいはわかって話してる？
それがわからなかったら両エッジ取り込みなんか絶対に無理だからそこから勉強して
最近VirtualBox上のWindows7にQuartusII12.1sp1を入れて開発・学習してるんですが、
QsysでNiosIIのシステムをGenerateするときに
「Error: Failed to elaborate classic module C:/Users/ユーザ名/AppData/Local/Temp/hogehoge/hoge/yysystem.ptf (0)」
とエラーが出てしまいます。
何回かGnerateすると通るのですが現在何度やってもエラーが消えなくて
根本的な解決をしたいのですが、同様な症状を改善した人がいたら解決法やヒントを教えて下さい。
Verilogの文法範囲内でロジックを組んでそれが正しくても、
それをASIC/FPGAにする段階で、「部品が数種類しかないレゴブロックで実現しな！」
って言われるわけ。
そこが分かると、両エッジがダメとか言われる理由が分かるでしょう。
IOセルは高速信号に対応できるように両エッジに対応してるけど、結局片エッジのFF組み合わせてパラレル信号に直して内部ロジックに接続してるしなー。
FPGAの内部ロジックでは片エッジのままパラレル化して倍速の信号を扱うか、倍速のクロックを使うのが無難だろう。
リソースを減らすみたいなのを見た覚えがあるが見つからない
リセットの配線間違ってた 何という間抜けなミス
アドレスを直接参照するtable文の方が処理が速いというのが一般的だと思うんですが、
FPGAでは特に関係ないですか？
回路が合成されるわけだから、どのような回路が合成されるかによる。
その結果の速い遅いは、Fmax（最大動作周波数）×何クロックかかるか、で決まる。
前者はどのような組合せ回路が合成されるかによる。後者は自分がどう設計したか、による。
いずれにしろ、プログラミング言語のようにCPUが順番に処理するものを記述してるわけじゃない、
（ハードウェア記述言語は、プログラミング言語じゃない）ということをまず頭に叩き込んで。
一般的にどうなのかを知りたいです。
ツールによって合成結果が全く異なるということなんでしょうか？
case文、if文、table文も大差ないという解釈でいいんですか。
「一般的」なんてありえないよ。
合成ツールによって違うしFPGのアーキテクチャによっても違う。
てゆうかマイコンのソフトだってマイコンの種類によって命令セットも違うから
あるCPUで通用した話が他のCPUでは通用しなかったりするのに。
ｘｘ文での差異よりも、むしろコンパイラの合成オプション差異の方が大きいだろ
ということですね。わかりました。
そうじゃなくてターゲットFPGAがわかってるならコーディングガイドラインに従えばいいし、
ターゲットFPGAすらわかってないなら気にするだけ無駄。
とかちょっと思った。
何時間待ってもISEが終わらないということはあるのでしょうか?
「だめだこりゃ」と思って、途中でキャンセルするとき、
「もしかすると、あと10分待てば終わるかも知れない。どうしょう」
という事がありそうな気がします。
そもそも、Spartan3なら5時間なら普通、10時間なら異常とか、
一般的な数値があるのでしょうか?
Xは詳しくないけど、Aなんかはフィジカルシンセシス有効でエフォートレベルを上げると8時間とか普通にかかることもあった。
この時の対象はStratix4の360だったかな。
5時間とか7時間のとき、キャンセルしようと思わなかったでしょうか?
使用率が限界近い状況だと、使用セルが数セル増えただけで
それまで数分で終わってたのが １時間以上とかになる場合がある。
こんな場合は、俺は途中でアボートしてるね。
思わない。
ALU使用率9割超えでエフォートレベルが高ければ「そういうもの」だったから、翌朝確認するつもりで夜始めてた。
機械の処理を短くするために人間の時間を使っていいならロジックロックとかすると幸せだったかもしれない。
思うよ。普通ならね。
で、もっと上のサイズのFPGAにインプリメントしてみて、さくっと合成し動作確認。
動作OKになってから、本ちゃん用のデマイスでコンパイルすれば、ほぼOK。
確認作業の為に無駄な配置配線に時間を掛ける奴はド素人。
「シミュレーション速度はどれが速いですか？」という質問ならある程度の答えが出るような気がします。
そういえば、そっちの観点も重要ですね。
おそらく今時のHDLのコンパイラなら、組み合わせ回路の部分はどんな書き方をしても、
合成される回路はほぼ同じ。
なぜならば、合成するまえに、構文から組み合わせ回路の論理を作った後、
その中間表現を介してから実際の回路へ論理合成するだろうから。
だけど、シミュレータ上では、多少差があるかもしれない。
ただ、VCSとかは、一度、論理を中間表現にコンパイルしてからシミュを実行しているから、
こちらも構文による実行速度の差は出なさそう。
もしかして、Cyclone Ⅰ/Ⅱ のサポート無し？
一つ前のリビジョンではまだサポートしてたのに…
ttp://www.altera.com/literature/rn/archives/rn_qts_130sp1_dev_support.pdf
ttp://www.altera.com/literature/rn/rn_qts_dev_support.pdf
Cyclone I/IIの時代Ⅱ終わったのか…
というかFPGAって良く知らないんだけどAの場合Cyclone I～Vはどういう風に使い分ける物なの？
IVのDE0-nanoよりIIIのDE0の方がDIYやら同人やらでネタになっている事多いのは何故かなーと
ちょっと思っていただけなんだけどね・・・。DE0の方が最初についているI/O豊富だけどnanoの方が
ロジック数もメモリも多くてさらに安いからちょっと不思議だなーと。
2つ目は純粋にI/Oでしょうな、 nanoはLED&SW程度しかないから
何かやろうと思えば外付け回路の製作が必須になる、
工作自体難しくは無いんだろうけど、これが億劫である事は間違いない。
俺の場合も、工作が億劫でnano買ってから半年ほったらかしで、
よりプァなＰａｐｉｌｉｏとか1Chip-MSXとかの方でで遊んでたクチ、理由は純粋にI/Oの差。
手狭になってっきたんで、ようやっとnanaに移行し始めた処だよ。
多分微細化の影響だと思うけど、世の中の流れだから仕方ないよね…。
DE1使ってるからサポート切れは悲しいな
電源ＯＮで即稼働開始するＦＰＧＡは無くなったって解釈でイイの？
「寺」「罪」「拉致」では詰らない。。。
ダイナチップやクイックロジックとかも面白かったよね
ガンダムがどうして出て来るのですか？
つか当て字キモイ。こういうのが許されるのは小学生まで。
http://www.youtube.com/watch?v=fVxoNzcRO1I
現在、ＡＤ変換したのをＤＡ変換して出力する部分までは作ることができました。
そこで、ＦＰＧＡに大量のレジスタを作って信号を遅延させようと考えていました。
しかし、論理合成にかなり時間がかかってしまうのと、回路規模が大規模になってしまうので
外部メモリを使用しようと思います。
しかし、外部メモリは初めて扱うので、どれを使うのが適切かわかりません。
どのようなRAMを買えばいいのでしょうか？
なるべく扱いやすいものが望ましいです。
信号は11bitでサンプリング周波数は約100kHzです。
最大1.5秒ほど遅延させたいので、11bit*100k * 1.5 で2Mbit程度のデータを格納できるものがいいです。
Block RAM 2Mbit
外付けRAMならSRAMで4Mbitくらいつけたら？
512K x 16bit
> 今新規でI/II使う理由ってあるの？
>>72
> 新規でI/IIを選ぶ理由は無いでしょ、
あるよ、CPLDでは内部メモリが足りない領域で。
この隙間の領域、III以降で I/IIより安いのが無いんだな。
11bit/100kHzって、えらくバランスが悪いな
11bitじゃレンジ狭すぎだし100kHzは無駄に高すぎ
12bitぐらいまでで良いんだったらdsPICでも使った方がパラメータ弄ったり
簡単にできて楽だと思うが
日立製作所 大甕工場 に派遣請負される企業に就職すると、その能力は発揮できる。
サンプリング周波数が低すぎるから、
メモリは扱いやすい、遅いものならばなんでもよい。
FIFOとしてつかうってことでしょ？
業種によっては、3日合成して、タイミング制約に間に合わないとか普通だから。
リソース８０％超えるとそんな感じになって、９０％超えるとそんな感じにあぼーんする。
FPGA複数置くことを検討するか、デバイスを上位のものにするか、論理を効率化するしかないね。
と思う。
100MHzでサンプリングしてそのままメモリに書き込む訳じゃないんだから、
FPGAの動作周波数に比べて所詮音声帯域で遅いので余裕がある。
だから、外付けRAMの速度はさほど気にしないで、
扱いやすくて安くて入手性の良いものを選べばいいと言う意味。
それで>>90の3桁速い100MHzサンプリングなら、
みんなはどんな構成考える？
帯域的には、A社のメモリコントローラの性能問題にはまだ苦労しないですむはず。
犬の調教用かもしれん
そんな隙間にツール変えていられるかつーのw
もっとも、そのツールのサポートが無くなった訳だがorz
DDRバースト転送でほぼいいと思うんだけど、以前、等長配線じゃなくて、
お客様からあずかった高価なボード、たたき割りたくなった。
そのFIFO介して、HDDとかSSDに書き込むようにして再生できるようなものを、
民生品レベルの金額で作れるようにしたら、信号処理の世界が広がり、バカでも大もうけできると思われ。
> 等長配線じゃなくて、
DQS/DQのグループ内で等長ならいい筈だけど、それすら出来て無かったの?
等長配線の話だったはずなのに、何でDQS単位でDDRとかいう話になるんだ？
意味不明。伝わるように書け。
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