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- 31 ：
- >>24
そんなことしているの?
ModelSimのマニュアルを読めば幸せなのに。
>>23
> 記述量は多いし。
Verilog派の人はそれを良く言うね。
でもVHDLはAdaに由来し、その言語仕様は大規模プロジェクトでバグを作り込まないための、長年の言語工学の研究の成果によるもの。
系譜としてはAlgol→Algol68→Ada→VHDLだけど、AdaはN.Wirth教授の功績が大であると指摘しておく。
Algol68からブランチした中に、N.Wirth教授による実験的言語Modulaがあるが、これはモジュール構造を仕様に持ち込んだもの。
モジュール構造とは、上位から下位までを階層を成し、名前空間のスコープを制限するもの。
これにより、大規模プロジェクトで知らぬ間に他人が作った同名の関数名とか、変数にリンクするのを防ぐ事が出来る。
知らない間にリンクしてしまうと、それを見つけるのは厄介だからね。
VHDLの記述量は多いのは、ここら辺に由来する。
その分、コンパイラさえ通ってしまえば、残るは論理的バグのみ。
Verilogと違い、その安全面とデバッグしやすさは、記述するだけで得られる面は大きい。
実際、Verilogはその後SystemVerilogが作られたが、SystemVHDLは作られていない。
これは元々VHDLがSystemVerilogの改良点を含んでおり、作る必要がないため。
それだけ言語仕様としては先進だったのさ。
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