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【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #28
- 1 ：2020/03/28 〜 最終レス ：2020/06/20
- 前スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #27
https://rio2016.2ch.sc/test/read.cgi/denki/1559882693/
- 2 ：
- O2
FPGAマガジン (CQ)
https://shop.cqpub.co.jp/hanbai/booklist/series/FPGA%E3%83%9E%E3%82%AC%E3%82%B8%E3%83%B3/
FPGAマガジンNo.20 発売中断のお知らせ
http://fpga.cqpub.co.jp/
http://www.tokudenkairo.co.jp/
http://www.nahitech.com/nahitafu/
http://nahitafu.cocolog-nifty.com/
https://twitter.com/nahitafu
(deleted an unsolicited ad)
- 3 ：
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- 4 ：
- おつおつ
- 5 ：
- 外部からのパワーオンリセットがない。
MAX10 のパワーオンリセットをFPGA内部で取り込みたい。
assignment にPower-up-levelてのがあってこれを設定するとPowerON時のレベルは設定できる
んだが、リセットパルスを出す方法がわからない。
レジスタのINをLOW、OUTをHighにするとうまくいくかなっと思ったのだがそうすると、
残念なことにHに張り付く。レジスタに設定するとレジスタが生成されないで設定値になってしまう。
そもそもレジスタの初期値が不定なんだから、レジスタの初期値が設定できないとどうにもならない。
なんか方法がないか？
不定とOR H なら H
不定とAND L なら L
なんかできそうかなと考えてみたが、やっぱり時間差がないとパルスを出すのは無理な。
難しいもんだな。
- 6 ：
- >>5
https://www.macnica.co.jp/business/semiconductor/articles/intel/133452/
普通にレジスタに初期値与えたらええんちゃうの？
- 7 ：
- 普通にクロック使えばいいだろ
それともクロックを一切使わない（or 使ってはいけない）、組み合わせ論理だけの回路でも作っているのか？
もし、それが絶対条件と言うなら もうパズルの世界
不可能ではないだろうけど、そういったクイズには興味ないね
- 8 ：
- >>6
滅茶うまくいった。もうあきらめてPowerONreset回路を外部で配線しようかと思ってたところ。
//---------------------------------------
// power on reset
//---------------------------------------
reg [7:0] pwonreg = 8'hff;//initialize to 1111111
always@(posedge gclk) begin
pwonreg[7:1] <= pwonreg[6:0];
pwonreg[0] <= 1'b0;//initial = 0 then out streem is 000000011111111
end
assign reset = pwonreg[7] | extreset;
assign pwonout = pwonreg[7]; //virtual power on level monitor
- 9 ：
- >>7
クロックとかの問題じゃなくて単純にレジスタの初期化ができないと思い込んでいただけ。
テストベンチで初期化できるのは、当然理解していたが、ターゲット側が
reg [7:0] pwonreg = 8'hff;//initialize to 1111111
これでPowerON時に好きな値に初期化できるとは思っていなかった。
バカみたいなことだが、それでWaveが真っ赤になるので困っていた。レジスタが初期化できるのなら
何の苦労もなかった。ｗ
でもなんか変だよな。教科書的には
always@(posedge gclk or negedge res) begin
if(res)...
dff <= 1b'0;
else
dff <= dff + 1;
end
こういう書き方が圧倒的に多いだろ。だから強制的にリセットしないとできないのかとてっきり思いこんでいた。
それでないとこんな回路は必要ない。
negedgeの意味は非同期リセットになるからパワーオンリセットをつなぐことを意味するんだよな。
だったら
reg dff = 1'b0;
always@(posedge gclk) begin
dff <= dff + 1;
end
こう書くべきだな。
非同期resなんていらないよ。これでおしまいじゃん。あふぉらし。教科書が悪い。完璧に間違ってるわ。
- 10 ：
- 論理合成ツールに依存するから教科書ではリセットでの代入を書いてる
FPGAでいうとIntelもXilinxも初期値設定に対応してて、Xilinxなんかはリセット使わず宣言時に初期値を与えろとまで言っている
しかし、ASIC出身のうちの部署では未だに宣言時の初期値は使用禁止になってる
最後にASICやってたの20年近く前なのに
- 11 ：
- ASICも初期値できるようになればいいのにね
- 12 ：
- reset/set 付きのD/FFは 無しに比べて、当然セルサイズがでかい
ASICなら、後は考えるまでも無い
今まで一体やってたんだ？、レベルが知れるよ
- 13 ：
- FPGAだとコンフィグレーションのときに初期化相当のことをするだろうけど、ASICはそれはないよね?
昔のしか知らないけれど、そのときは、要所要所で、非同期リセット入力を使って初期化するように
求められた。
- 14 ：
- >普通にクロック使えばいいだろ
外部クロックが停止しているときに、なんらかのフェイルセーフがないといかんよね。
デバイスがその仕組みを持ってればいいけど。
- 15 ：
- FPGAはなんだかんだと難しいわ。PCに比べると100倍くらいマイコンはむつかしいが
FPGAはマイコンよりもさらに100倍難しいな。
もうハードは出来上がってるのにもしピン配置が通らなかったらどうすんの？
これは心臓に悪いな。最終的に動くかどうかドキドキだな。
Error (251005): Can't recognize value PIN_34 as a legal location -- specify a legal location
Error (251005): Can't recognize value PIN_35 as a legal location -- specify a legal location
Error (251005): Can't recognize value PIN_36 as a legal location -- specify a legal location
Error (251005): Can't recognize value PIN_37 as a legal location -- specify a legal location
Error (251005): Can't recognize value PIN_40 as a legal location -- specify a legal location
Error (251005): Can't recognize value PIN_31 as a legal location -- specify a legal location
空きピンなのにこんなんがでてる。なにこれ？
シミュレーションできてたので、いままで気が付かんかった。
assignmennいじくっていて電源が２．５Vだったので３．３Vにしたら消えたｗ 結果オーライ。
でもまだまだcriticalなワーニングが出てる。
- 16 ：
- >>15
マイコンはデータシートを読み込んで細かいところまで理解しないと動かせないけど、
FPGAは割と好き勝手にピンを使えるからHDLさえ書ければ楽な気もするな。
IDEやシミュレーターの使い方を習得するのは面倒だし、コンパイルに時間かかりすぎて辛いけど。
- 17 ：
- 合成早いPCを作りたいとしてCPU(シングルスレッド、マルチスレッド)、メモリ、ストレージのどれを優先すればいいんだろうか
- 18 ：
- >>17
10年前に調査したときはクロックだった。最近は色々変わってるだろうからようわからん。
クラウド上で開発環境を構築するのがベターな気がする。使うたびに金かかるけど1時間数十円とからしい。
- 19 ：
- 当方、本職はプログラマ。
FPGAに興味を持って勉強中。
terasicの評価ボード使ってやりたいことの目途が立ったんだけど、それ専用のボードを設計する知識がない。
何か参考になりそうな本とかありませんかね？
- 20 ：
- >>19
基板設計の知識・経験がないという事でしょうか。
回路は評価ボードの回路図を参考にすれば概ねOKですが、アートワークは細かいところまで考えると難しいですね。
でもアートワークはとりあえず接続さえ間違わなければ一応は動きますけどね。
SoCFPGA使ってBSPがどうとかの話だと自分はよくわからねーっす。
- 21 ：
- module addctl(
input wire gclk,eclk,rclk, we3,rd3,we2,run,
output wire ctreset,pr_wen,rw_eclk
);
reg we3rd3;
reg rw_eclkout;
wire rw_eclkin;
always @(posedge gclk)begin
we3rd3 <= we3 | rd3;
rw_eclkout <= rw_eclkin;
end
assign rw_eclkin = (we3rd3 & !run) | (eclk & run);// addup
assign rw_eclk = rw_eclkout;
assign pr_wen = we3 & !run;
assign ctreset = run ? rclk : we2;
endmodule
ここでmodelsimでRTLデバッグするとpr_wenは波形がでている。にも拘わらずwe3rd3がでていない。
なんでだろ。 意味不明なのでPrime19にvupしてみたが同じだった。
変な現象が発生したときはtechnologymap viewerでみると時々配線ができてないことがあるのでそれも
確認してみたが、正常にレジスタが生成されて配線ができている。わからんよーーー。
- 22 ：
- >>20
>基板設計の知識・経験がないという事でしょうか。
ですです。
terasicのDE10-Liteを使ってるんですけど、これって回路図の提供されてるんですかね？
インストールメディアが無かったから、公式サイト漁ってみます。
CQ出版のMAX10のキット付き本に、回路設計に役立つものがあるらしいので、それも探して見ます。
- 23 ：
- 回路図
https://faculty-web.msoe.edu/johnsontimoj/Common/FILES/de10-lite.pdf
必要ない部分はゴッソリカットしてGPIOピンにしてしまっても良い。
- 24 ：
- >>23
わざわざ探していただきまして、本当にありがとうございます。
これで一歩進めそうです。
- 25 ：
- そーか
AMDはVerilogなんだな
https://pc.watch.impress.co.jp/docs/news/1243880.html
- 26 ：
- NIOS IIのコンパイルはマイコンに比べると大分遅いんだな
トライアンドエラーをしてると時間がどんどん消えていく
- 27 ：
- 使ってない場所の処理がいい加減なんじゃね
- 28 ：
- と、いいますと？
- 29 ：
- NIOSのコンパイルはそんなに時間かかんなくね？
毎回BSPまでコンパイルしてんのか？
- 30 ：
- 昨日初めて使ったのであやふやですが、Cを書き直したあとにcleanでコンパイルしてます。
これで約2,3分かかり、デバッグ開始にまた１分くらいかかってます。
普段使ってるルネのマイコンだと１分かからずにコンパイル＋デバッグ開始できるのでだいぶ遅いなと
- 31 ：
- CPUが省電力モードとかいうオチ
- 32 ：
- あまり開発に向いてないPC使ってるんじゃね？
ルネのマイコンのプログラム規模が不明だけど、詰めるだけ詰め込んだりしなければ10秒とか20秒で終わるでしょ
- 33 ：
- >>30
毎回クリーンする必要はない
一度コンパイルすれば以後変更されたファイルのみコンパイルされる
- 34 ：
- 20年くらいぶりにxc9572xlを使ってみようと思うのですが、パラレルケーブル3を作れば良いのですかね？
- 35 ：
- あぶねー
国際貨物受け入れる停止っぽいね
つい先週digikeyでDE0-CVとDE1-SoCかって届いてたけど
1週間遅れてたら危なかった
- 36 ：
- （秋月の通販はまだ大丈夫だよな…？）
- 37 ：
- >>36
八潮から出荷された物が通関通るようなとこに住んでなければ
- 38 ：
- 秋月に入荷しない可能性
- 39 ：
- 在庫有なら良いんだけどな
中華生産のはやばそうだな
漏れも中華LASERのOHP1月に注文したのでセーフだった
- 40 ：
- オキニから「明日来てくれたら、追加無しで基盤やらない♪」って4月1日の0:03頃に連絡が来てたが、明日って明日か？今日か？（笑）
ナイトメールを21:46頃にしたが（笑）
最近の若者はよくわからん奴が多いが、オキニのやることだから振り回されてやろうじゃないか（笑）
今日はエイプリルフールだな（笑）
とりあえず準備中（笑）
- 41 ：
- オキニて何?
- 42 ：
- >>31-33
30ですが、cleanからbuild allに変えたら大分早くなりました。
情報ありがとうです。
- 43 ：
- >>32
ノートPC(7300u+4GB)で開発してたのですが、試しにデスクトップ(2600k+18GB)でコンパイルしたら1/4くらいで終わりました。マイコンと違ってFPGAだとPC性能が重要なんですね。
- 44 ：
- Xilinxのサンプルソースに以下のものを見つけました。
always @(posedge clk)
begin : hcounter
if (hpos_clr)
hpos_cnt <= 11'b000_0000_0000;
else if (hpos_ena)
hpos_cnt <= hpos_cnt + 11'b000_0000_0001;
end
beginのあとの 「: hcounter」のような書き方を初めて見たのですが、これはどう意味か
わからず困っています・・・
- 45 ：
- ラベルです
詳細はググって
なにかメリットあるかというとなんもない気がする
- 46 ：
- 分からないままだと何か問題あるのぉ？
- 47 ：
- >>45
ラベルというものの存在を初めて知りました。
ありがとうございました。
- 48 ：
- >>43
OSは一緒?
- 49 ：
- 仮想メモリを使いはじめるかどうかで差がでそう。
- 50 ：
- >>48
どっちもwindows10です。
もしかしたらRAM不足かもしれません。
quartus primeの推奨RAM量はMAX10で2GBらしいので、4GBのノートPCだとページファイルを使ってそうです。
- 51 ：
- 64bitOSで4GBはつらいと思います。
32bit XPで4GBでは古いQuartusでも時間かかりました。今は
- 52 ：
- 仕事ではRAM 256GBのマシンで開発してる
CPUのコア数とRAMが速度に効く
- 53 ：
- >>52
何のツール？
- 54 ：
- vivadoです
- 55 ：
- あvivadoんの！アビバビバ
- 56 ：
- ちょっとどこの言語圏の方なのかわかりませんね…
- 57 ：
- 40年位前に絶滅したはず
- 58 ：
- FPGA開発用にマシン用意するとしたら
ryzenよりintelのほうがいいのかな
- 59 ：
- 大学教授さん、FPGAの開発環境を超高速化できるアーキテクチャの研究をしてくれよ
- 60 ：
- 大学教授は楽して偉くなる方法にしか興味ないよ
- 61 ：
- 実用的な技術に関しては企業＞＞大学だね
教授自身が優秀でも実際に作業するのが学生ではどうにもならないよ
- 62 ：
- 理学とかはともかく
工学であれは
大学 << 越えられない壁 << 企業
だよ。
というか大学で修士までやった奴が企業で研究やってんだから当然といえば当然
大学が優れてる点があるとすれば、自分が研究やってるある一点についてのみ企業よりレベルは上なのかもな。
- 63 ：
- 時間かかってるのって配置配線で、もろに組合せ最適化問題だから量子アニーリングで高速化できそうなんだよな
- 64 ：
- >>60
- 65 ：
- 開発環境は何か役に立つんだか立たないのかわからないものを作るためのツールで、それ自身の成果はアッピールしにくいから
- 66 ：
- HDMIで入力された画像を縮小して、HDMIで出力したいと考えています。
具体的には、"1920x1080 (16:9) 60FPS" を "1080x608 (16:9) 60FPS" で出力することです。
このように整数倍ではない中途半端な倍率でスケーリングする場合、使いやすいIPや手法・アルゴリズムは
あるでしょうか。自分でも調査中です・・・・
変換の遅延はできるだけ小さくしたいと考えています。
- 67 ：
- >>66
あっ、すいません。
説明がおかしいので、もう１回書きます。
"1920x1080 (16:9) 60FPS" の画像を"1080x608 (16:9) に縮小して、
その画像を 1920x1080 の画像の真ん中に表示して1080Pとして出力する。
が正しいです。
- 68 ：
- 背景は？
- 69 ：
- >>68
はい、背景（1080x608ドットの動画の周囲の）は、静止画（フレームバッファから読み出しのみ）を表示したいと
思っています。
- 70 ：
- >>66
バイリニアかバイキュービックでいいんじゃない？
- 71 ：
- 罪のZYBOで戯れるがよい
- 72 ：
- >>70
>>71
ありがとうございます。
参考にさせていただきます。
- 73 ：
- HDMIで入力された3840x2160 60FPS動画を h265で圧縮してファイルに落としたいのですが、
GPU/CPU/FPGAの切り分けを検討中です。
どういう設計にすればいいのでしょうか?
- 74 ：
- リアルタイム性の要求とかRAM制約とかがないなら全部CPUでやれば？
- 75 ：
- FFMPEG
- 76 ：
- 4kで60fps圧縮だと、zynqのev以外に選択肢ない
ワンチップでできる
- 77 ：
- なにも制約がないならPC+HDMIキャプチャ+GPUでやれとしか…
- 78 ：
- GPUやCPUはハードウェアエンコーダ付いてるからFPGAより速い。
- 79 ：
- 十把一絡げ
- 80 ：
- cyclone 10 LP開発ボードが1880円
かなり安くないか？
https://www.chip1stop.com/view/dispDetail/DispDetail?partId=ARRD-0000150
- 81 ：
- H265のIPどっか転がってない?
- 82 ：
- >>80
3500円 になってるが？
- 83 ：
- たしかに安いな
普通に買うとチップ単体の方が高そう
- 84 ：
- >>82
一瞬で値上げされたな
値付けミスだったのかもしれない
- 85 ：
- PL法で何かあったらどうするんだ！と言われて、提案したIPの企画が棚上げになっています
それほどまでに恐ろしいモノなんでしょうか？
- 86 ：
- PL法で何かあったらどうするんだ！と言われて、提案したIPの企画が棚上げになっています
それほどまでに恐ろしいモノなんでしょうか？
- 87 ：
- 100%安全なものはないから
運用でカバー
リスクコミュニケーション
- 88 ：
- 状況がよくわからんね
>>86はメーカー勤務で、見つけてきたIPが社内の安全基準を満たさないってこと？
それとも>>86が作ったIPを売るってこと？(この場合はPL法は関係ないような)
- 89 ：
- 契約の問題でしょ
書面ガチガチに固めれば問題ないと思う
- 90 ：
- まあ不都合があって修正がきくものだったら修正版を提供するってくらいかな
それをタダでやるか金取るかいつまで相手するかなどは>>89でいいんじゃない
- 91 ：
- 昔XilinxてPLLじゃなくDLLしかのってなかったのに
しらんうちにPLLのせるようになったのはどーゆー理由?
そもそもFPGAのDLLって
相関器の差を利用したCDMAのDLLとは異なるもんよね?
- 92 ：
- DLL位相を直接制御し、
PLLはVCOにより周波数を制御制御すると。
位相は周波数の積分により算出できることから伝達関数のオーダーがPLLの積分作用素分だけ1/s倍されてると、
分母のオーダーとしてPLLが1次大きいってことはわかった。
んで結局DLLとPLLの得失としてはどーなるの?
ジッタとかどっちが有利なん?
収束はDLLのほうが速い気もするけどどーなん?
DLLのほうが簡単なんでDLLから実装し始めたけどパフォーマンスとしてPLLの方が上なんで、
素直にPLL搭載にシフトしていったってこと?
- 93 ：
- そうでしょ
ジッタ面では不利だが、PLLの方が生成できる周波数の幅が広い
１つの発信器から、任意（比較的）の周波数のクロックを生成できる
集積度が上がったんで、搭載できる機能が増えた
例えば(Video / Audio / USB / HDMI / PCIEx)とか
それぞれ固有の周波数が必要だが、一々それ毎に発信器を用意してられない
- 94 ：
- ジッタでPLLが不利???
ジッタクリーナでDLLなんか使ってるのないけど
遅延線決め打ちってことならDLLの方が最終的な制御段数としては粗くならないの?
VCOは電圧制御に使うDACのビット数あげれいくらでも細かく制御できるように思うけど。
- 95 ：
- 君は、位相比較とループ・フィルタについて もっと勉強すべきだな
そうすれば、そのような的外れな主張も減るだろう
- 96 ：
- PLLはｱﾅﾛｸﾞ動作が必要なので、
簡単な構造でON/OFFだけを沢山させたいﾁｯﾌﾟに載せ難かった
つうのが昔話
- 97 ：
- >>95
phase detectorとループフィルタてPLLの話だろ?
片側の制御ループの勉強がなんでDLLとの得失に言及できるんだ?
PLLが不利なのはDLLでは必要ない周波数ロックのキャプチャレンジとロックアップタイムの話じゃないのか?
そもそもソースのジッタが出力にまんま現れるDLLより、
ジッタ制御でPLLが不利っていったいどうーゆー意味か説明してくれませんかね?wwww
- 98 ：
- >>94
DACなんて使わんぞ
- 99 ：
- 1bit DAC など認めんと。
- 100 ：
- Avnet の営業が来もしねえんだけど、そういうもん？
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