【Verilog】 記述言語で論理設計Project15 【VHDL】
安価で入手できるようになってきました。
このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。
入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000
※前スレ
【Verilog】 記述言語で論理設計Project14 【VHDL】
http://rio2016.2ch.sc/test/read.cgi/denki/1470611688/
Xilinx ttp://japan.xilinx.com/
ALTERA ttp://www.altera.co.jp/
Lattice ttp://www.latticesemi.co.jp/
Actel ttp://www.actel.com/intl/japan/
QuickLogic ttp://www.quicklogic.com/
・ASICベンダ推奨ツール類 （高価）
Synopsys ttp://www.synopsys.co.jp/
Cadence ttp://www.cadence.co.jp/
Mentor ttp://www.mentorg.co.jp/
Synplicity ttp://www.synplicity.jp/
・Verilogシミュレーター （無料）
Icarus Verilog
ttp://iverilog.icarus.com/
ttp://ryusai-hp.web.infoseek.co.jp/icarus.htm (解説)
ttp://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html (解説)
IVI
ttp://ivi.sourceforge.net/
ttp://www.kumikomi.net/archives/2005/06/10icarus.php (解説)
・VCDフォーマットの波形表示 （無料）
GTKWave
ttp://gtkwave.sourceforge.net/
ttp://ryusai-hp.web.infoseek.co.jp/gtkwave.htm (解説)
・関連書籍
STARC ttp://www.starc.jp/
CQ出版 ttp://www.cqpub.co.jp/
Interface ttp://interface.cqpub.co.jp/
Design Wave Magazine (休刊) ttp://www.cqpub.co.jp/dwm/
ディジタル・デザイン・テクノロジ (旧DWM) ttp://digital-design.cqpub.co.jp/
・解説サイト
やるおと学ぶ Verilog-HDL ttp://hirokinakaharaoboe.net/yaruo_verilog/
・関連スレ
【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #24
http://rio2016.2ch.sc/test/read.cgi/denki/1475205631/
【EP3】DE0で始めるVerilog HDL【C16】
http://rio2016.2ch.sc/test/read.cgi/denki/1310362001/
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てよく見るけどなんなの？
新しいハードウェア記述言語。わかりやすく言うとHDLだぉ
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FPGA 中級者ー上級者 からステップアップしたい人にはオヌヌメ
2相クロックだし、多分非同期設計だからFPGAへの実装は面倒くさそう。
単層クロックで、φ1とφ2の4通りをenable扱いにして動くように作り替えればいいだけ。
ほかのスレでも時々見るけど、これって２次元バーコードか何かなの？
「上市」は一般の辞書には収載されていないが、「じょうし」と読み、
「新製品を市場に投入すること。新製品を売り出すこと」を意味する。
英語で表現すれば「launch」。医薬品業界、自動車業界などを担当するアナリストが多用する言葉だが、
医薬品業界では「承認された新薬を市販すること」の意で使用される。
ということで、いわゆる業界用語（造語）の類なので
知っているからどうこう言う言葉でもないようだ。
中国語とはたまたま同じような意味合いになっただけみたい。
ごめん、誤爆した
暗号(のつもり)かも
モジュール接続を変えるだけなので簡単に思っていましたが、とても手間取り、未だにやっています。
なんでこんなに分かりにくいのか考えてみると、電気回路図のように上下左右に伸びて記述すべきものを、
上から下への1次元で表現するからだと気が付きました。
top階層はブロック図で書いて、ブロックの内部をVerilogモジュールで記述するほうが
分かりやすいと思いますが、みなさん そんなことは内でしょうか?
PSoCなんかでは昔から普通にやってる。
FPGAもトップはIPコアを配置してブロック図で配線する。HDLは自動生成されるから楽チンだよ。
Verilogでやってブロック図にフィードバックができなくなって、うやむやで終わり。
結局最後に信頼できるのはHDLだけだな。
PSOCってそんなに沢山ゲートがないだろ。
見通しを良くするためだから、規模には関係ないっしょ。
>トップという言葉の意味
そう。
>>28
ザイリンクスの場合のトップはこんな感じ。
http://i.imgur.com/xBE4F0O.jpg
青い箱はIPコア。中身はHDL。
早速のご回答どうもありがとうございます。
また例まで提示いただきイメージがつかめました。
ありがとうございます。
上に書かれたブロック図を見たら、ISEからVivadoに乗り換えてもいいな、と思えてきました
6はVivadoだけよ
ISEはもう新製品をサポートしてない
しばらくXilinxから離れているのだけど、Spartan6はISEではないの？
7以降がVivado
ごめんなさい普通にレス間違えてました
他の方が言ってるように、6はISE、7以降はVivadoです
Vivadoだと6はサポートしてないです
つーかなんで平仮名の「う」の点々はないの？
そんなことより、Spartan6がVivadoで出来ナインだってね。
なんでだろう。
もうSpartnシリーズはやめなのかな。
好きなんだけど
でも実際にはVivadoの方が案件が多いので全部Vivadoに移行して欲しいのが正直なところ
元請けより
ISEについてはもう更新しないと言ってる。OSがどんどん変わっていっても更新しないつもりなんかな。
手を施さずに放置して、Spartan6(を含む)以前のデバイスの自然死を待つみたいな感じだ。
VMwareとかVirtualBox使ってもいいし、XPとか7入れたPC置いとけばいい
もっとも、ISE14.7はWindows10でも動いてるけど
もう7も入手できなくなるし、10にこの前のCreators Updateみたいな大きいアップデートが定期的に入るようになったら、やがて使えなくなりそう。
パソコン体験も含めて新しくこの世界に入ってくる人がXilinxの旧デバイスを使えなくなるのもそうそう先ではなかろうね。
将来のことは別にして、今のところWindows10でISE14.7動いてるよね？
そして「新しくこの世界に入ってくる人」が「旧デバイスを使える」って
ことが、そんなに重要なことなのかは疑問だな
あなたも「この世界に入った時」は、「旧デバイスを使う」ことじゃなくて
「最新のデバイスを使う」ことに魅力を感じてたと思うんだけど
どうしても旧デバイス使うために、古いOS使いたいって考える人は
（合法かどうかは別にして）色々方法あるわけで、そんなの若い人は
当然承知だろうから、あなたが心配することじゃないかも
最新デバイスは BGA だし魅力を感じない。
QFPも入れておかないと、仕事で使えない。(コストが高くなる)
世の中の仕事で、BGAチップでなくて、QFPで済む仕事が半分以上なのに。
>「最新のデバイスを使う」ことに魅力を感じてたと思うんだけど
そうでもなかったな…
VirtualBox にXPとISE7とか10を入れてあるけど
開発してた当時の環境よりも逆に快適だったりする
俺もそんな感じ。
Xilinxはそういう客層との関わりから離れようとしてるんじゃないかな。
集中と選択、だろね。
最新のデバイスのultrascale使ってるやつとかいるのか疑問。
そろそろintelに移行するかな。
動いてそうなのと、何かあったときに文句が言えるのとは違う
みたいな定義をしたいんだけど、何かうまい方法ある？
＆
基本的にはできない。
意図によってそれに変わる手段はあるかもしれない。
ほかの言語でも↓見たいな配列ってできないものがほとんどでしょ。
int a[17..10,7..0];
ただ、これも目的によってそれに変わる手段があったりもする。
255の次は1024になるかと思ってもそうはならないし。
あえて、定義をしないってのがな。
レジスタとかを実装するときにword単位でreg定義するとそんな感じにできるといいなあと思うことがある。
A1やA2にしたいときはあるな。
ROM側のデータシートもA0以外から始まってることも多いので、
Asic側の信号名と整合取りたくなる。
そういう場合は普通に最上位階層から使わないA0等も出力しちゃって、
合成のときに使わない信号をVirtualPin指定してる。
[26:2] は別にいいんじゃね？
[17..10,7..0] は気持ち悪い。
interface機能いいわ。ポートまわりめっちゃスッキリする。
あとenumもModelSimが値を名前で表示してくれるからデバッグ捗る。
参考までに、
⇒ 『武藤のムロイエウレ』 というHPで見ることができるらしいです。
グーグル検索⇒『武藤のムロイエウレ』"
K9OCPSVO8P
たとえば、VHDLで条件コンパイルってできないよなぁ
generateとかは使えるところに制約あるし
無理やりC用のプリプロセッサを通して使ってたこともある
型変換のリファレンスとか諸々まとまった書籍ないかな
initial は合成しないからねっ！て警告された。
ISE は出来たのに。dc のバカっ。
結局のところ、FPGAの回路設計とASICの回路設計は似て非なるもの、
と考えるのが良いんじゃないかな
FPGA は ROM を使ってくるからテーブル使いやすいけど
ASIC だと BIST の問題もあるし、ROM は使いにくいからね。
ゲートに落とすと 1clock は厳しい。
しないよ
リセット線が無いとどうしていいかわからないし
initial分かかれたものをどう半導体レイアウトにするんだ
FPGAですら
ISEならcoregenだ
時々ヘンなことをやってしまう場合があるね、Lonely合成なだけに・・・
initial とリセットは何の関係もないだろ。
FPGAはリセット線無くても初期値決まるよね
ASICは通常初期値決まらないよね
そのデザインコンパイラーに、ROMを合成できるセルの部品はあるのかな。
通常フラッシュIPとか専用のを使ってFPGAとは比べものにならないくらい面倒になるんだけど
なんでinitialで合成できるのか教えてもらえますか？
あと派遣期間が長く転職回数も多いのですがどこか年収600万円以上もらえる仕事があったら教えてもらえますか？
不正脈出るくらいの職場よりましかな？
でも、前の職場の方が楽しかったかもしれない。
人か？人なんだな？
おまえら1デバイスあたり千円払うなら使わせてやるで
＞不正脈出るくらいの職場
組織ぐるみで不正を行っているってこと？
病気になるよりましってことじゃね
AV1 エンコーダ頼む。
3000円払うわ。
なにそれ？AVのモザイク消す奴？
設計者の好み（というか得意不得意という面）が一番大きいんじゃない？
DRAMの制御回路（マルチポート化ロジック）なんかでも
バッファをSRAMにするかDFF（シフトレジスタ）にするか、
俺の周りでは設計する人によって２つの派に割れる
16Byte程度以下ならゲート、それを超えるとROM/RAMを候補に
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